دانش رسان |
مرکز علم و دانش کشور طراحی و شبیه سازی مدار راه انداز برای کاهش تاخیر در مدارهایی با قابلیت Sleep
در حال بارگذاری
توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد
طراحی و شبیه سازی مدار راه انداز برای کاهش تاخیر در مدارهایی با قابلیت Sleep دارای ۱۷ صفحه می باشد و دارای تنظیمات در microsoft word می باشد و آماده پرینت یا چاپ است
فایل ورد طراحی و شبیه سازی مدار راه انداز برای کاهش تاخیر در مدارهایی با قابلیت Sleep کاملا فرمت بندی و تنظیم شده در استاندارد دانشگاه و مراکز دولتی می باشد.
توجه : در صورت مشاهده بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل ورد می باشد و در فایل اصلی طراحی و شبیه سازی مدار راه انداز برای کاهش تاخیر در مدارهایی با قابلیت Sleep،به هیچ وجه بهم ریختگی وجود ندارد
بخشی از متن طراحی و شبیه سازی مدار راه انداز برای کاهش تاخیر در مدارهایی با قابلیت Sleep :
تعداد صفحات :۱۷
چکیده مقاله:
هر مدار محاسباتی بدون استفاده از جمع کننده کامل نبوده است، بعلاوه یکی از عملکردهای اولیه مدارهای محاسباتی جمع کننده ها هستند. این واحدهای جمع کننده معمولا برای هدف کاهش توان مصرفی و کاهش تاخیر استفاده می شود. طراحان برای میزان جریان نشتی نگران هستند، هدف عمده این است که اتلاف توان به حداقل برسد. برای دستگاه های الکترونیکی قابل حمل این مسیله معادل بیشترین طول عمر باطری است. وقتی که یک تلفن همراه در حالت استندبای است بخش معینی از مدارات خاموش هستند، یا اینکه غیرفعال هستند.این مدارات مقداری جریان نشتی دارند. در این پژوهش توان نشتی و نویز اتصال زمین به طور قابل توجه با sleep tr در طراحی تمام جمع کننده کاهش می یابد. اندازه sleep tr به وسیله روش تغییر اندازه ترازیستور تعیین می شود. جمع کننده چهار بیتی با استفاده از جمع کننده یک بیتی به عنوان مرجع تکمیل می شود. شبیه سازی نشان می دهد که توان نشتی در مدت استندبای در جمع کننده یک بیتی و چهار بیتی موثر است. شبیه سازی نشان می دهد ه توان نشتی در مدت استندبای در جمع کننده یک بیتی و چهار بیتی موثر است. شبیه سازی توان اکتیو و نویز اتصال زمین با استفاده از تکنولوژی ۱۳۰nm cmos انجام شده است.
- در صورتی که به هر دلیلی موفق به دانلود فایل مورد نظر نشدید با ما تماس بگیرید.
