طراحی حافظه نهان توان پایین با استفاده از دومینو مبتنی بر مقایسه جریان اصلاح شده

توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد

 طراحی حافظه نهان توان پایین با استفاده از دومینو مبتنی بر مقایسه جریان اصلاح شده دارای ۱۴ صفحه می باشد و دارای تنظیمات در microsoft word می باشد و آماده پرینت یا چاپ است

فایل ورد طراحی حافظه نهان توان پایین با استفاده از دومینو مبتنی بر مقایسه جریان اصلاح شده  کاملا فرمت بندی و تنظیم شده در استاندارد دانشگاه  و مراکز دولتی می باشد.

توجه : در صورت  مشاهده  بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل ورد می باشد و در فایل اصلی طراحی حافظه نهان توان پایین با استفاده از دومینو مبتنی بر مقایسه جریان اصلاح شده،به هیچ وجه بهم ریختگی وجود ندارد

بخشی از متن طراحی حافظه نهان توان پایین با استفاده از دومینو مبتنی بر مقایسه جریان اصلاح شده :

تعداد صفحات :۱۴

چکیده مقاله:

در این مقاله، یک مقایسه کننده نشانه ۴۰ بیتی با تاخیر و توان مصرفی کم برای استفاده درریزپردازندههای ۶۴ بیتی پیشنهاد میشود. در مقایسه کننده نشانه پیشنهادی برای کاهش توان مصرفی از مقایسه جریان شبکه پایینکش با جریان مرجع استفاده شده است تا میزان هدایت ترانزیستورنگهدارنده کنترل شود. بدین طریق تنازع بین شبکه پایینکش و ترانزیستور نگهدارنده کاهش مییابد وتاخیر و توان مصرفی کم میگردد. همچنین با بکارگیری ترانزیستور در حالت دیودی جریان شبکه پایین کش کاهش یافته است.مقایسه کنندههای نشانه با استفاده از نرم افزار HSPICE در تکنولوژی CMOS 90 نانومتر و ترانزیستورهایی با ولتاژ آستانه کم ) LVT ( شبیه سازی شدند. نتایج شبیه سازی برای مقایسه کنندههای نشانه ۴۰ بیتی نشان میدهند که تحت مصونیت در برابر نویز یکسان، تاخیر و توان مصرفی در مقایسه کننده نشانه پیشنهادی به ترتیب ۱۵ % و ۱۸ % نسبت به مقایسه کننده نشانه استاندارد کاهش یافته است.