پیاده سازی الگوریتم جمع- ضرب با پیچیدگی کم و بهینه از نظر فضای مصرفی بر روی FPGA برای کدبردار LDPC

توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد

 پیاده سازی الگوریتم جمع- ضرب با پیچیدگی کم و بهینه از نظر فضای مصرفی بر روی FPGA برای کدبردار LDPC دارای ۹ صفحه می باشد و دارای تنظیمات در microsoft word می باشد و آماده پرینت یا چاپ است

فایل ورد پیاده سازی الگوریتم جمع- ضرب با پیچیدگی کم و بهینه از نظر فضای مصرفی بر روی FPGA برای کدبردار LDPC  کاملا فرمت بندی و تنظیم شده در استاندارد دانشگاه  و مراکز دولتی می باشد.

توجه : در صورت  مشاهده  بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل ورد می باشد و در فایل اصلی پیاده سازی الگوریتم جمع- ضرب با پیچیدگی کم و بهینه از نظر فضای مصرفی بر روی FPGA برای کدبردار LDPC،به هیچ وجه بهم ریختگی وجود ندارد

بخشی از متن پیاده سازی الگوریتم جمع- ضرب با پیچیدگی کم و بهینه از نظر فضای مصرفی بر روی FPGA برای کدبردار LDPC :

تعداد صفحات :۹

چکیده مقاله:

در این مقاله، پیاده سازی الگوریتم جمع- ضرب را با پیچیدگی کم و بهینه از نظر فضای مصرفی در FPGA برای کدبردار LDPC ارائه شده است. یکی از مهمترین پارامترها در پیاده سازی الگوریتم جمع- ضرب توجه به نحوه ی کوانتایز و تعداد بیت های مورد استفاده برای کوانتایز تابع غیرخطی (x) است. ما در این مقاله کوانتایز را به صورت غیر یکنواخت و با ۵ بیت که حد واسط مناسبی بین کارایی کدبردار و پیچیدگی سخت افزاری است انجام می دهیم. در این پیاده سازی با ادغام واحد بهروزرسانی گره های بیت و گره های بررسی درستی باعث کاهش ۵۰% در مقدار فضای مصرفی در FPGA هستیم. با استفاده از میانگین گیر نرخ خطای بیت را به اندازه ۰.۰۵dB بهبود یافته است.