مقاله در مورد زبان توصیف سخت افزارVHDL

توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد

 مقاله در مورد زبان توصیف سخت افزارVHDL دارای ۲۵ صفحه می باشد و دارای تنظیمات در microsoft word می باشد و آماده پرینت یا چاپ است

فایل ورد مقاله در مورد زبان توصیف سخت افزارVHDL  کاملا فرمت بندی و تنظیم شده در استاندارد دانشگاه  و مراکز دولتی می باشد.

توجه : در صورت  مشاهده  بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل ورد می باشد و در فایل اصلی مقاله در مورد زبان توصیف سخت افزارVHDL،به هیچ وجه بهم ریختگی وجود ندارد

بخشی از متن مقاله در مورد زبان توصیف سخت افزارVHDL :

زبان توصیف سخت افزارVHDL
VHDL زبان توصیف سخت افزاری برای طراحی مدارات دیجیتال می باشد. و مانند سایر زبانهای برنامه نویسی دارای دستورات خاص خود می باشد.
برای یادگیری زبان VHDL دانستن جبر بول و آشنایی با مدارات منطقی ضروری است. لذا ما فرض می کنیم که دوستان با دو مقوله فوق آشنایی کافی دارند.

و اما یادگیری VHDL چه مزایایی دارد. قبل از هرچیز باید گفت که هدف از یادگیری VHDL خصوصاْ در ایران طراحی مدارات دیجیتال و پیاده سازی در FPGA می باشد هرچند مدار طراحی شده را بصورت ASIC (آی سی خاص) نیز می توان پیاده سازی نمود اما غالباْ مدارات دیجیتال با هدف پیاده سازی در FPGA طراحی می شوند.

برای یادگیری VHDL در این مقطع نیاز به نرم افزاری برای شبیه سازی مدارات طراحی شده خواهیم داشت. نرم افزارهای زیادی برای این منظور وجود دارند اما بهترین و آسانترین انها Active-HDL می باشد که نتایج شبیه سازی را بصورت شکل موجهای گرافیکی نمایش می دهد. و در عین حال کار کردی آسان دارد.
تاریخچه
نام VHDL شامل دو بخش V و HDL به معنیVHSIC : Very High Speed Integrated Circuits
HDL : Hardware Description Language
استاندارد IEEE 1076-1987
استاندارد IEEE 1076-1993
Verilog و ABEL (Advanced Boolean Equation Language )
ویژگی ها
HDLها ذاتا موازی (همروند) هستند
ترتیب دستورات مهم نیست
مبتنی بر رخداد
امکان استفاده از دستورات ترتیبی را نیز دارد
اهداف اساسی
مستند سازی : نگهداری، ارائه، تبادل، استفاده مجدد
شبیه سازی : بررسی نتایج و ارزیابی
سنتز : با هدف پیاده سازی در FPGA یا بصورت ASIC
اجرا= شبیه سازی

نیازمندی ها
حداقل نیازمندی ها برای یادگیری زبان VHDL
دانستن جبر بول و آشنایی با مدارات منطقی
داشتن ابزار CAD مناسب

توصیف رفتاری و ساختاری
سه حوزه رفتاری، ساختاری و هندسی (فیزیکی) داریم
VHDL : امکان توصیف طرح بصورت رفتاری و ساختاری
نکته: توصیف رفتاری نسبت به توصیف ساختاری از سطح انتزاع بالاتری برخوردار است

توصیف رفتاری :

رفتار سیستم چیست؟
رابطه بین سیگنال های ورودی و خروجی
توصیف رفتاری :
انتقال ثبات یا Data Flow (معمولا بر اساس جملات همروند)
الگوریتمی Algorithmic(با استفاده از دستورات ترتیبی)
مثال ساده
مدار هشدار باز بودن کمربند و درب خودرو
Warning = Ignition_on AND (Door_open OR Seatbelt_off)
Ignition_on : سویچ در جایش قرار گرفته
Door_open : باز بودن درب خودرو
Seatbelt_off : کمربند بسته نشده
Warning : خروجی هشدار به سرنشین خودرو
توصیف ساختاری :
مجموعه ای از مولفه ها (دروازه ها)
و اتصالات بین آنها

توصیف ساختاری :
مشابه شماتیک

نزدیک به تحقق فیزیکی سیستم
ساختار کلی یک فایل VHDL
یک توصیف VHDL شامل
Entity declaration
Architecture body

تعریف entity در حقیقت معرفی سیگنالهای ورودی و خروجی است
architecture رابطه بین سیگنالهای ورودی و خروجی است
(عملکرد/ساختار)
بخش Entity
NAME_OF_ENTITY : یک شناسه اختیاری
signal_names : سیگنالهای ورودی یا خروجی
mode :یکی از موارد (in،out ،buffer ، Inout )
mode

In :سیگنال ورودی
out : سیگنال خروجی (فقط توسط یک entity دیگر قابل استفاده)
buffer : خروجی که می تواند در داخل entity نیز استفاده شود
Inout : سیگنا ل دوطرفه (ورودی / خروجی)
Type
نوع سیگنال را مشخص می کند ( استاندارد یا User Defined)
Bit : می تواند مقدار صفر یا یک داشته باشد
Bit_vector : برداری از مقادیر بیتی است
Boolean : می تواند مقدار true یا false بگیرد.
Integer : عدد صحیح
Real : عدد حقیقی
Character : هرکاراکتر قابل چاپ
Time : برا ی نمایش زمان بکار می رود.
مثال Entity
تعریف entity برای یک نیم جمع کننده

بخش Architecture
توصیف سیستم بصورت رفتاری یا ساختاری است
قالب کلی تعریف Architecture به شکل زیر است

مدل رفتاری (Behavioral model)

مستقل از ساختار داخلی ارتباط بین ورودی ها و خروجی ها بصورت عملیاتی توصیف می شود .
مثال(۱): AND دو ورودی

مدل رفتاری (Behavioral model)

مثال(۱): XOR دو ورودی

هم روندی
یکی از خصوصیات زبانهای توصیف سخت افزار
دستورالعملهای انتساب سیگنال ( <= )
وقتی اجرا می شود که یک سیگنال در سمت راست جمله مقدارش تغییرکند
تغییر در مقدار یک سیگنال را یک رخداد می نامیم
VHDL یک زبان مبتنی بر رخداد
در مثال(۲) ترتیب نوشتن جملات مهم نیست. یعنی می توان جملات x و y و z را بترتیب دلخواه جابجا کرد.
زمانبندی رخداد ها
مکانیزم ایجاد تاخیر در انتساب مقدار جدید به سیگنال سمت چپ
با استفاده از کلمه کلیدی after
مدل کردن تاخیر های یک مدار واقعی را مدل
این قابلیت شبیه سازی مدار را به واقعیت نزدیک تر می کند
مثال
توصیف رفتاری مدار Half Adder

طراحی سلسله مراتبی
در مدلسازی ساختاری
هر Entity می تواند بعنوان یک مولفه در توصیف Entity دیگر بکار رود
این امر می تواند در سطوح مختلف تکرار شود
طراحی سلسله مراتبی موجب کاهش پیچیدگی در طراحی مدارات بزرگ می شود
معمولا در طرح هایی که با تکرار قابل گسترش اند کاربرد دارد

جمع کننده چهار بیتی
sum = (A B) C
carry = AB + C(A B)

چند نکته
استفاده از نام پورت مشترک برای Entity های متداخل مجاز است
چون Cout بصورت خروجی تعریف شده نمیتواند بعنوان ورودی استفاده شود
چون c(4) یک سیگنال داخلی است میتواند بعنوان ورودی استفاده شود.
میتواند بخشی از توصیف طرح ساختاری و بخشی ر
کتابخانه امکان استفاده مشترک از موارد از پیش تعریف شده را فراهم می کند. مانند
data type
component
Function
Procedure
هر کتابخانه شامل تعدادی بسته است
نوع std_logic در بسته ieee.std_logic_1164 در کتابخانه ieee تعریف شده است
library ieee;
use ieee.std_logic_1164.all;
عناصر گرامری زبان VHDL
شناسه ها
کلمات کلیدی (رزرو شده)
اعداد
کاراکترها رشته ها و رشته های بیتی
شناسه ها
کلماتی برای نام گذاری مولفه های مختلف مدل VHDL
نام سیگنال های ورودی
نام سیگنال های خروجی
نام entity
نامarchitecture

قوانین نامگذاری شناسه های اصلی
نام شناسه اختیاری است
فقط شامل حروف الفبا و ارقام (A..Z و a..z و۰۹) و کاراکتر ‘_’
اولین کاراکتر حتما باید از حروف الفبا باشد
آخرین کاراکتر نباید ‘_’ باشد
دو کاراکتر ‘_’ دنبال هم غیر مجاز
به حروف بزرگ و کوچک حساس نیست And2

) =AND2 = and2)
یک شناسه هر طولی می تواند داشته باشد
مثال شناسه صحیح:X10 ، x_10 ، My_gate1
مثال شناسه غلط: _X10 ، my_gate@input، gate-input
قوانین گسترش یافته تعریف شناسه های
بین دو عدد ‘\’ قرار می گیرند
به حروف بزرگ و کوچک حساس
کلمات رزرو شده و شناسه های اصلی در شناسه های گسترش مجاز و بعنوان یک شناسه متفاوت در نظر گرفته می شود
بین هر دو ‘\’ استفاده از هر کاراکتری و با هر ترتیبی مجاز است
شناسه ای بنام BUS:\data را باید بنویسیم \BUS:\\data\
درنسخه VHDL-93 تعریف شده است ولی درنسخه VHDL-87 شناخته شده نیست
مثال صحیح: Input، \Input\ ، \input#1\ ، \Rst\\as\
کلمات کلیدی (رزرو شده)

شناسه های که بوسیله سیستم برای کار خاص استفاده می شود
مثل in، out، or، and، port، map، end و غیره
در شناسه توسعه یافته مجاز است(\end\)
مراجعه کنید به جدول ۴-۱ (کلیه کلمات رزرو شده VHDL )
اعداد