دانش رسان |
مرکز علم و دانش کشور مقاله طراحی اسیلاتور حلقوی جدید برای کاربردهای با کارایی بالا در ۶۵nm تکنولوشی CMOS
در حال بارگذاری
توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد
مقاله طراحی اسیلاتور حلقوی جدید برای کاربردهای با کارایی بالا در ۶۵nm تکنولوشی CMOS دارای ۱۰ صفحه می باشد و دارای تنظیمات در microsoft word می باشد و آماده پرینت یا چاپ است
فایل ورد مقاله طراحی اسیلاتور حلقوی جدید برای کاربردهای با کارایی بالا در ۶۵nm تکنولوشی CMOS کاملا فرمت بندی و تنظیم شده در استاندارد دانشگاه و مراکز دولتی می باشد.
توجه : در صورت مشاهده بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل ورد می باشد و در فایل اصلی مقاله طراحی اسیلاتور حلقوی جدید برای کاربردهای با کارایی بالا در ۶۵nm تکنولوشی CMOS،به هیچ وجه بهم ریختگی وجود ندارد
بخشی از متن مقاله طراحی اسیلاتور حلقوی جدید برای کاربردهای با کارایی بالا در ۶۵nm تکنولوشی CMOS :
تعداد صفحات:۱۰
چکیده:
در این مقاله یک اسیلاتور حلقوی هفت طبقه با توان مصرفی بهینه شده و قابلیت نویز فاز مطلوب، برای کاربردهای فرکانس های بالا در حلقه های قفل فاز طراحی و پیاده سازی شده است. برای طراحی این اسیلاتور حلقوی از یک سلول ابتکاری جدید با ساختار بهینه شده و با قابلیت بالا استفاده گردیده است. مدار پیشنهادی با استفاده از ساختار سلول گیلبرت بصورت دیفرانسیلی و با بار فعال پیاده سازی شده است. در این مقاله از تکنیک های متفاوت طراحی از جمله سایز بندی صحیح ترانزیستورها و ترانزیستور نوع pmos به عنوان بار فعال استفاده کرده ایم و ساختار جدیدی برای سلول تأخیر ارائه نموده ایم. در نتیجه مقدار توان مصرفی اسیلاتور حلقوی پیشنهادی بهینه شده است. همچنین قابلیت و ضریب شایستگی مدار تا حد خیلی خوبی افزایش یافته است. برای شبیه سازی اسیلاتور پیشنهادی از نرم افزارهای H-Spice و Matlab استفاده شده است. این اسیلاتور در تکنولوژی ۶۵ نانومتر شبیه سازی شده است و در فرکانس مرکزی ۲۵GHz دارای نویز فاز ۱۳۷۶dBc/Hz، توان مصرفی ۲۴۹mW و ضریب شایستگی ۲۲۱۶dBc/Hz- می باشد.
- در صورتی که به هر دلیلی موفق به دانلود فایل مورد نظر نشدید با ما تماس بگیرید.
