مقاله بررسی روش های کاهش توان مصرفی در تست مدارات VLSI

توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد

  مقاله بررسی روش های کاهش توان مصرفی در تست مدارات VLSI دارای ۸ صفحه می باشد و دارای تنظیمات در microsoft word می باشد و آماده پرینت یا چاپ است

فایل ورد مقاله بررسی روش های کاهش توان مصرفی در تست مدارات VLSI  کاملا فرمت بندی و تنظیم شده در استاندارد دانشگاه  و مراکز دولتی می باشد.

توجه : در صورت  مشاهده  بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل ورد می باشد و در فایل اصلی مقاله بررسی روش های کاهش توان مصرفی در تست مدارات VLSI،به هیچ وجه بهم ریختگی وجود ندارد

بخشی از متن مقاله بررسی روش های کاهش توان مصرفی در تست مدارات VLSI :

تعداد صفحات:۸

چکیده:

پیشرفت در تکنولوژی، موجب کاهش تدریجی اندازه محصولات گردیده و بنابراین به حداقل رساندن توان مصرفی در این محصولات، مشکل جدی برای طراحان از جمله مهندسین تست شده است. مرتب سازی دوباره بردار تست برای به حداقل رساندن توان پویا در خلال تست مدارهای ترکیبی، یکی از اهداف تست با توان کم می باشد. در این مقاله به بیان روش های مختلف و الگوریتم های متفاوت و بررسی نتایج تجربی آنها در شناسایی بهترین بردار تست پرداخته و مرتب سازی بردارهای تست به منظور حداقل رساندن فعالیت های سوئیچینگ در خلال تست انجام می پذیرد. به صورت تجربی الگوریتم پیشنهادی بین ۲۰% تا ۵۰% کاهش را در فعالیت سوئیچینگ مدارات ترکیبی خواهند داشت که موجب بهبود میزان توان مصرفی خواهد گردید.