طراحی اسیلاتور ترکیبی حلقوی با استفاده از منطق CMOS و CS-CMOS

توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد

 طراحی اسیلاتور ترکیبی حلقوی با استفاده از منطق CMOS و CS-CMOS دارای ۸ صفحه می باشد و دارای تنظیمات در microsoft word می باشد و آماده پرینت یا چاپ است

فایل ورد طراحی اسیلاتور ترکیبی حلقوی با استفاده از منطق CMOS و CS-CMOS  کاملا فرمت بندی و تنظیم شده در استاندارد دانشگاه  و مراکز دولتی می باشد.

توجه : در صورت  مشاهده  بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل ورد می باشد و در فایل اصلی طراحی اسیلاتور ترکیبی حلقوی با استفاده از منطق CMOS و CS-CMOS،به هیچ وجه بهم ریختگی وجود ندارد

بخشی از متن طراحی اسیلاتور ترکیبی حلقوی با استفاده از منطق CMOS و CS-CMOS :

تعداد صفحات :۸

چکیده مقاله:

مدیریت نویز سوییچینگ در سیستم های سیگنال ترکیبی، بسیار چالش برانگیز شده که موجب بالا رفتن هزینه ها در فضا و توان گشته است. خانواده های منطقی که در این زمینه تولید نویز ناشی از قطع و وصل را کمینه می کنند، مانند منطق csIبه طور قابل ملاحظه ای توان مصرفی بیشتری نسبت به cmos نیاز دارند. همچنین منطق دیگری به نام cs-cmos (جهت دهی جریان) ارایه شده است که این خانواده نویز سوییچینگ را کاهش داده و توان مصرفی را نسبت به csI به طور قابل ملاحظه ای کاهش می دهد ولی همچنان نسبت به cmos توان مصرفی بیشتری مصرف می نماید. در این مقاله یک مدار اسیلاتور حلقوی ارایه شده که ترکیبی از cs-cmos می باشد. به گونه ای که مزایای دو خانواده را دارا می باشد و علاوه بر کمینه کردن نویز سوییچینگ توان مصرفی را نیز نسبت به خانواده های cs-cmos و اسیلاتور حلقوی ترکیبی ۱۳ مرحله ای با استفاده از معکوس کننده cmos و معکوس کننده cs-cmos در فناوری ۰.۱۸m بعد از بدست آوردن پارامترهای توان مصرفی و نویز نشان می دهد که اسیلاتور ترکیبی، نویز را تقریبا دوبرابر نسبت به cmos و توان متوسط را از (۵-)۱۰*۱۱ به (۶-)۱۰*۷.۸۷ نسبت به cs-cmos کاهش می دهد.