طراحی و پیاده سازی فیلتر دیجیتال FIR موازی پرسرعت بر روی FPGA

توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد

 طراحی و پیاده سازی فیلتر دیجیتال FIR موازی پرسرعت بر روی FPGA دارای ۸ صفحه می باشد و دارای تنظیمات در microsoft word می باشد و آماده پرینت یا چاپ است

فایل ورد طراحی و پیاده سازی فیلتر دیجیتال FIR موازی پرسرعت بر روی FPGA  کاملا فرمت بندی و تنظیم شده در استاندارد دانشگاه  و مراکز دولتی می باشد.

توجه : در صورت  مشاهده  بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل ورد می باشد و در فایل اصلی طراحی و پیاده سازی فیلتر دیجیتال FIR موازی پرسرعت بر روی FPGA،به هیچ وجه بهم ریختگی وجود ندارد

بخشی از متن طراحی و پیاده سازی فیلتر دیجیتال FIR موازی پرسرعت بر روی FPGA :

تعداد صفحات :۸

چکیده مقاله:

در این مقاله ساختار یک فیلتر FIR دیجیتال پایین گذر ۲۰ پله بر روی FPGA با بکارگیری از تکنیک پردازش موازی، ارایه شده است. برای دو برابر نمودن سرعت کلاک، ساختار مستقیم فیلتر دوبار تکرار و به فیلتر ۲- موازی تبدیل شده است. با توجه به ثابت بودن ضرایب فیلتر، برای افزایش سرعت و کاهش حجم فیلتر، از LUT بجای بلوک های ضرب استفاده شده و از خاصیت تقارن ضرایب بهره گرفته شده است. برای ارتقا طراحی از برخی تکنیک های ذخیره سازی اطلاعات استفاده شد و با ادغام دو قسمت موازی، خروجی حاصل گردیده است. نتایج سنتز، سرعت کلاک MHZ و۷۵۳،۵۴۹، حجم سخت افزاری ۸۹۴اسلایس و توان مصرف دینامیکی ۰،۸۴۱ وات را نشان می دهد. نتایج شبیه سازی نشان میدهد فیلتر طراحی شده از سرعت بیشتر و حجم سخت افزار کمتری