طراحی و شبیه سازی سیستماتیک قسمت دیجیتال مبدل ۲۰bit SAR ADC در تکنولوژی ۶۵nm CMOS

توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد

 طراحی و شبیه سازی سیستماتیک قسمت دیجیتال مبدل ۲۰bit SAR ADC در تکنولوژی ۶۵nm CMOS دارای ۱۲ صفحه می باشد و دارای تنظیمات در microsoft word می باشد و آماده پرینت یا چاپ است

فایل ورد طراحی و شبیه سازی سیستماتیک قسمت دیجیتال مبدل ۲۰bit SAR ADC در تکنولوژی ۶۵nm CMOS  کاملا فرمت بندی و تنظیم شده در استاندارد دانشگاه  و مراکز دولتی می باشد.

توجه : در صورت  مشاهده  بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل ورد می باشد و در فایل اصلی طراحی و شبیه سازی سیستماتیک قسمت دیجیتال مبدل ۲۰bit SAR ADC در تکنولوژی ۶۵nm CMOS،به هیچ وجه بهم ریختگی وجود ندارد

بخشی از متن طراحی و شبیه سازی سیستماتیک قسمت دیجیتال مبدل ۲۰bit SAR ADC در تکنولوژی ۶۵nm CMOS :

تعداد صفحات :۱۲

چکیده مقاله:

در این مقاله یک مبدل ۲۰bit SAR ADC طراحی و شبیه سازی شده است، تکنیک ها و روش های جدیدی جهت بالا بردن افزایش رزولویشن SAR ADC تا ۲۰ بیت بکار رفته است. استفاده از یک و مقایسه گر در ساختار اینگونه مبدل، باعث پایین آمدن آفست، ساخته شدن مبدل در مساحت کوچکتر و در نتیجه کاهش توان مصرفی تا حد امکان شده که دلایل ذکر شده، این نوع مبدل را به یکی از متداول ترین مبدل های آنالوگ به دیجیتال در نرخ نایکوئیست به شمار می رود. با توجه به اینکه سرعت بالا مد نظر می باشد باید تک تک قسمت های این مبدل از سذعت بالا برخوردار باشند. لذا از مبدل دیجیتال به آنالوگ خازنی از نوع پینگ پنگ که دارای سرعت بالاتری است و یک الگوریتم بازگشتی جدید با کاهش تعداد گام ها، برای کاهش محاسبات قسمت دیجیتال این مبدل در قسمت SAR Logic طراحی و از یک مقایسه کننده سرعت بالا ۲۰MS/s ، بهره برده ایم. نتایج شبیه سازی طراحی با استفاده از نرم افزار شبیه سازی HSPICE8، تعداد بیت موثر برابر ۵.۴۲ را در فرکانش نمونه برداری ۲.۱Gs/s و ولتاژ تغذیه ۱.۲ ولت نشان داده است.