مقاله بهینه سازی طرح مدار تمام جمع کننده باینری تک بیتی در منطق Static CMOS از نظر توان متوسط مصرفی و سرعت با IPO Fuzzy-IPO PSO Fuzzy-PSO

توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد

  مقاله بهینه سازی طرح مدار تمام جمع کننده باینری تک بیتی در منطق Static CMOS از نظر توان متوسط مصرفی و سرعت با IPO Fuzzy-IPO PSO Fuzzy-PSO دارای ۱۴ صفحه می باشد و دارای تنظیمات در microsoft word می باشد و آماده پرینت یا چاپ است

فایل ورد مقاله بهینه سازی طرح مدار تمام جمع کننده باینری تک بیتی در منطق Static CMOS از نظر توان متوسط مصرفی و سرعت با IPO Fuzzy-IPO PSO Fuzzy-PSO  کاملا فرمت بندی و تنظیم شده در استاندارد دانشگاه  و مراکز دولتی می باشد.

توجه : در صورت  مشاهده  بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل ورد می باشد و در فایل اصلی مقاله بهینه سازی طرح مدار تمام جمع کننده باینری تک بیتی در منطق Static CMOS از نظر توان متوسط مصرفی و سرعت با IPO Fuzzy-IPO PSO Fuzzy-PSO،به هیچ وجه بهم ریختگی وجود ندارد

بخشی از متن مقاله بهینه سازی طرح مدار تمام جمع کننده باینری تک بیتی در منطق Static CMOS از نظر توان متوسط مصرفی و سرعت با IPO Fuzzy-IPO PSO Fuzzy-PSO :

تعداد صفحات:۱۴
چکیده:
در این مقاله، طرح بهینه (Optimum Layout) برای مدار تمام جمع کننده باینری تک بیتی در منطق CMOSایستایی با کمترین مقدار تاخیر انتشار و توان متوسط مصرفی به کمک الگوریتم های فراابتکاری بدست می آید. ابتدا چندین منطق از خانواده CMOS مانند Dual rail domino, Static CMOS، و GDI از نظر تکنولوژی ساخت، ولتاژ کاری، تاخیر و توان مصرفی بررسی و مقایسه شده اند و طرح منطق Static CMOS با استفاده از الگوریتم های بهینه سازی صفحات شیب دار (IPO)، بهینه سازی فازی صفحات شیب دار (Fuzzy-IPO) ، بهینه سازی گروه ذرات (PSO) و بهینه سازی فازی گروه ذرات (Fuzzy-PSO) از نظر حاصلضرب توان متوسط مصرفی در تاخیر انتشار (PDP) بهینه می شود، فازی سازی الگوریتم ها باعث بهبود عملکردشان می شود و بهترین طرح (Layout) به کمک Fuzzy-IPO به ازای مقدار PDP برابر ۳ آتوژول (۳aJ) در تکنولوژی L=0.18mm و ولتاژ کاری VDD=5v حاصل شد که از نتایج مقالات بررسی شده بهتر می باشد.