مقاله طراحی یک نمونه بردار و نگهدار CMOS با خطای نگه داری کم و توان مصرفی پایین

توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد

  مقاله طراحی یک نمونه بردار و نگهدار CMOS با خطای نگه داری کم و توان مصرفی پایین دارای ۷ صفحه می باشد و دارای تنظیمات در microsoft word می باشد و آماده پرینت یا چاپ است

فایل ورد مقاله طراحی یک نمونه بردار و نگهدار CMOS با خطای نگه داری کم و توان مصرفی پایین  کاملا فرمت بندی و تنظیم شده در استاندارد دانشگاه  و مراکز دولتی می باشد.

توجه : در صورت  مشاهده  بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل ورد می باشد و در فایل اصلی مقاله طراحی یک نمونه بردار و نگهدار CMOS با خطای نگه داری کم و توان مصرفی پایین،به هیچ وجه بهم ریختگی وجود ندارد

بخشی از متن مقاله طراحی یک نمونه بردار و نگهدار CMOS با خطای نگه داری کم و توان مصرفی پایین :

تعداد صفحات:۷

چکیده:

در این مقاله یک مدار نمونه بردار و نگه دار S/H با مصرف توان کم و خطای نگه داری بسیار پایین ارائه می شود. ساختار این مدار نمونه بردار و نگه دار، ساختار شبه تفاضلی است که در تکنولوژی CMOS 0.18m پیاده سازی می شود. هم چنین در این مدار از سوئیچ های بوث استرپ به منظور قابلیت کار در ولتاژهای پایین استفاده شده است. به علاوه استفاده از سوئیچ های بوت استرپ باعث می شود که خطای نمونه برداری و نگه داری و هم چنین خطاهای درون خور ساعت و گام نگه داری به میزان چشم گیری کاهش یابد. در این مدار با استفاده از آپ امپ تک خروجی به کار رفته که با ولتاژ تغذیه ۱۵V کار می کند، توان مصرفی تا حد زیادی نسبت به طرحهای مشابه کاهش یافته است. از دیگر ویژگی های مدار پیشنهادی می توان به پهنای باند بالای نمونه برداری و درصد اعوجاج هارمونیکی پایین اشاره نمود.