دانش رسان |
مرکز علم و دانش کشور مقاله بررسی طرح های تحمل پذیر عیب در آی سی های حافظه
در حال بارگذاری
توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد
مقاله بررسی طرح های تحمل پذیر عیب در آی سی های حافظه دارای ۶ صفحه می باشد و دارای تنظیمات در microsoft word می باشد و آماده پرینت یا چاپ است
فایل ورد مقاله بررسی طرح های تحمل پذیر عیب در آی سی های حافظه کاملا فرمت بندی و تنظیم شده در استاندارد دانشگاه و مراکز دولتی می باشد.
توجه : در صورت مشاهده بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل ورد می باشد و در فایل اصلی مقاله بررسی طرح های تحمل پذیر عیب در آی سی های حافظه،به هیچ وجه بهم ریختگی وجود ندارد
بخشی از متن مقاله بررسی طرح های تحمل پذیر عیب در آی سی های حافظه :
تعداد صفحات:۶
چکیده:
پیشرفت های چند سال اخیر در تکنولوژی حافظه های نیمه هادی به سوی چگالی بیشتر و تراشه های با کارایی بالاتر موجب پیدایش رقابت های جدیدی در حوزه ی قابلیت اطمینان برای طراحان سیستم های حافظه شده است. در تراشه های جدید طراحان سیستم حافظه توجه خاصی نه تنها به نوع خطا ها بلکه به حداقل رساندن آسیب پذیری سیستم در برابر عیوب قابلیت اطمینان می باشند. در این مقاله تعدادی از روش های طراحی برای کم کردن اثر خرابی های تراشه جهت بالا بردن قابلیت اطمینان و بازدهی ارائه شده است. تکنیک های تحمل پذیر عیب توضیح داده شده با بسیاری از طرح های حافظه موجود سازگار می باشند. مقاله تکنیک های مزبور را از نقطه نظر مساحت، قابلیت بازدهی و قابلیت اطمینان و بررسی می کند.
- در صورتی که به هر دلیلی موفق به دانلود فایل مورد نظر نشدید با ما تماس بگیرید.
