دانش رسان |
مرکز علم و دانش کشور مقاله طراحی و شبیه سازی ضر بکننده سریال تپشی با VHDL
در حال بارگذاری
توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد
مقاله طراحی و شبیه سازی ضر بکننده سریال تپشی با VHDL دارای ۷ صفحه می باشد و دارای تنظیمات در microsoft word می باشد و آماده پرینت یا چاپ است
فایل ورد مقاله طراحی و شبیه سازی ضر بکننده سریال تپشی با VHDL کاملا فرمت بندی و تنظیم شده در استاندارد دانشگاه و مراکز دولتی می باشد.
توجه : در صورت مشاهده بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل ورد می باشد و در فایل اصلی مقاله طراحی و شبیه سازی ضر بکننده سریال تپشی با VHDL،به هیچ وجه بهم ریختگی وجود ندارد
بخشی از متن مقاله طراحی و شبیه سازی ضر بکننده سریال تپشی با VHDL :
تعداد صفحات:۷
چکیده:
در این مقاله، رویه ای برای طراحی و مدلسازی یک ضر ب کننده سریال تپشی ۱ برای اعداد بدون علامت با کمک زبان توصیف سخت افزار ۲ بر روی تراشهFPGA ارائه می گردد. در این رو یه، حاصل ضرب ب ه صورت کامل بدون وارد کردن کلمه صفر بین دو دادهمتوالی، روی خطوط خروجی ظاهر م ی شود. ضرب کننده پیشنهادی بر اساس یک ضر ب کننده سری / موازی که با بهر ه وری صددرصد کار می کند، پایه گذاری شده اس ت. محاسبات مربوط به قسمت کم ارزش و قسمت پرارزش ح اصل ضرب در دو مرحله که همپوشانی دارند، انجام می شود. با حذف تعدادی از عناصر تأخیر و نیز ادغام هر دو سلول مجاور در مدار مورد نظر، مدار ب ه صورت تپشی کار خواهد کرد و با اعمال تغییراتی در ورودی موازی، هر دو ورودی مدار ب ه صورت سری اعمال می شوند. از جنبه ها ی مهم این طرح این است که حاص ل ضرب به صورت کامل و بدون تأخیر به دست می آید. در نتیجه ، برای ضرب اعداد طولانی ب ه صورت پیوسته و تپشی، بدون افزایش پیچیدگی سخت افزار، قابل بکارگیری می باشد.
- در صورتی که به هر دلیلی موفق به دانلود فایل مورد نظر نشدید با ما تماس بگیرید.
