طراحی و شبیه سازی یک تمام جمع کننده ۸ بیتی سرعت بالا با توان مصرفی کم بر پایه منطق DyMCML


در حال بارگذاری
طراحی و شبیه سازی یک تمام جمع کننده ۸ بیتی سرعت بالا با توان مصرفی کم بر پایه منطق DyMCML
23 اکتبر 2022
فایل ورد و پاورپوینت
2120
4 بازدید
۷۹,۷۰۰ تومان
خرید

توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد

 طراحی و شبیه سازی یک تمام جمع کننده ۸ بیتی سرعت بالا با توان مصرفی کم بر پایه منطق DyMCML دارای ۸ صفحه می باشد و دارای تنظیمات در microsoft word می باشد و آماده پرینت یا چاپ است

فایل ورد طراحی و شبیه سازی یک تمام جمع کننده ۸ بیتی سرعت بالا با توان مصرفی کم بر پایه منطق DyMCML  کاملا فرمت بندی و تنظیم شده در استاندارد دانشگاه  و مراکز دولتی می باشد.

توجه : در صورت  مشاهده  بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل ورد می باشد و در فایل اصلی طراحی و شبیه سازی یک تمام جمع کننده ۸ بیتی سرعت بالا با توان مصرفی کم بر پایه منطق DyMCML،به هیچ وجه بهم ریختگی وجود ندارد

بخشی از متن طراحی و شبیه سازی یک تمام جمع کننده ۸ بیتی سرعت بالا با توان مصرفی کم بر پایه منطق DyMCML :

تعداد صفحات :۸

چکیده مقاله:

در این مقاله، یک جمع کننده ۸ بیتی سرعت بالا با توان پایین به روش CLA با استفاده از منطق دینامیک در مد جریانی (DyMCML) جهت افزایش حفظ امنیت، محرمانگی و اصالت اطلاعات در صنایع نظامی- هوایی طراحی شده است. با ایجاد یک زمین مجازی در گیتهای این جمع کننده به وسیله یک خازن در منبع جریان، جریان استاتیک حذف شده که نتیجه آن کاهش توان مصرفی است. این جمع کننده با استفاده از نرم افزار HSPICE با پارامترهای سطح ۴۹ در تکنولوژی mCMOS6/0 شبیه سازی شده است. نتایج شبیه سازی نشان می دهد که تاخیر در بدترین حالت ns2/5 است و توان مصرفی آن در MHz125 در حدود mW7/2 است. مقادیر توان، تاخیر، حاصل ضرب توان- تاخیر و حاصل ضرب انرژی- تاخیر این جمع کننده طراحی شده به ترتیب ۴، ۲، ۸ و ۱۶/۶۶برابر نسبت به جمع کننده MODL و نسبت به جمع کننده CPL به ترتیب ۱، ۷، ۵/۶ و ۴/۵ برابر بهبود یافته است

  راهنمای خرید:
  • در صورتی که به هر دلیلی موفق به دانلود فایل مورد نظر نشدید با ما تماس بگیرید.